Ingénieur Vérification RTL | UVM Senior (F/H)

simulateurs RTL (Cadence, Synopsys, Siemens). – Améliorer les chaînes d’intégration continue, renforcer l’automatisation.... – Expérience des environnements de simulation Cadence, Synopsys ou Siemens EDA. – Bonne compréhension des pratiques d’intégration...

Lugar: France | 25/07/2026 20:07:08 PM | Salario: S/. €48000 - 50000 per year | Empresa: Celad

Ingénieur Vérification RTL | UVM Senior (F/H)

simulateurs RTL (Cadence, Synopsys, Siemens). – Améliorer les chaînes d’intégration continue, renforcer l’automatisation.... – Expérience des environnements de simulation Cadence, Synopsys ou Siemens EDA. – Bonne compréhension des pratiques d’intégration...

Lugar: France | 25/07/2026 17:07:06 PM | Salario: S/. No Especificado | Empresa: Celad

FPGA Design / Vérification

des outils de développement et de simulation FPGA / ASIC (Siemens, Synopsys, Cadence ou équivalents), - Connaissance...

Lugar: Toulouse | 06/06/2026 17:06:12 PM | Salario: S/. No Especificado | Empresa: Ametra