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機器ãªã©ã®åˆ†é‡ŽãŒå¤šã‚ã§ã™ã€‚ 顧客先ã¸ã®æ´¾é£å‹¤å‹™ãŒä¸å¿ƒã¨ãªã‚Šã¾ã™ãŒã€2ã‹æœˆã«ï¼‘回エンジニア部ã®ãƒŸãƒ¼ãƒ†ã‚£ãƒ³ã‚°ã®ãŸã‚本社ã«å‡ºç¤¾ã„ãŸã ã機会ãŒã”ã–ã„ã¾ã™ã€‚ ■使用ã™ã‚‹ä¸»ãªè¨€èªžï¼š Xilinxã€ALTERAã€Verilog-HDL ãªã© ■入社後ã«ã¤ã„ã¦ï¼š ã”å…¥...
, Synopsys-VCS ・解æžãƒ„ール Atrenta-Spyglass, Synopsys-Verdi ・論ç†åˆæˆ Synopsys-DesignCompiler ・FPGA Altera-Quartusâ…¡, Altera-Prime...
Lugar:
Yodogawa, Osaka | 14/02/2026 20:02:32 PM | Salario: S/. No Especificado
エンジニアã¨ã—ã¦ä¸–界トップクラスã®å…ˆç«¯æŠ€è¡“開発をãŠä»»ã›ã—ã¾ã™ã€‚ â– æ¥å‹™è©³ç´°ï¼š ・仕様書をもã¨ã«RTL（VerilogHDALã¾ãŸã¯VHDL）ã®è¨è¨ˆãƒ»æ¤œè¨¼ ・FPGA（Xilinxã€Altera）ã¸å®Ÿè£…åŠã³è©•ä¾¡ ・プラント機器å‘ã‘è¨è¨ˆï¼ˆåˆ¶å¾¡ã€ç›£è¦–システムç‰ï¼‰ ・マイコン周り制御è¨è¨ˆ ・画åƒ...
Lugar:
Nagasaki | 14/02/2026 18:02:33 PM | Salario: S/. No Especificado
ターゲットã—ã¦ã¯ã€é€šä¿¡æ©Ÿå™¨ãªã©ã®åˆ†é‡ŽãŒå¤šã‚ã§ã™ã€‚ 顧客先ã¸ã®æ´¾é£å‹¤å‹™ãŒä¸å¿ƒã¨ãªã‚Šã¾ã™ãŒã€2ã‹æœˆã«ï¼‘回エンジニア部ã®ãƒŸãƒ¼ãƒ†ã‚£ãƒ³ã‚°ã®ãŸã‚本社ã«å‡ºç¤¾ã„ãŸã ã機会ãŒã”ã–ã„ã¾ã™ã€‚ ■使用ã™ã‚‹ä¸»ãªè¨€èªžï¼š Xilinxã€ALTERAã€Verilog-HDL ãªã©...
Lugar:
Gunma | 13/02/2026 03:02:42 AM | Salario: S/. No Especificado
-DesignCompiler ・FPGA Altera-Quartusâ…¡, Altera-Prime, Xilinx-ISE, Xilinx-Vivado ■特徴・é…力：トップシェア製å“を複数ä¿æœ‰ (1)CMOSセンサーカメラモジュール：コンビニATM用途...
Lugar:
Osaka | 13/02/2026 03:02:51 AM | Salario: S/. No Especificado
エンジニアã¨ã—ã¦ä¸–界トップクラスã®å…ˆç«¯æŠ€è¡“開発をãŠä»»ã›ã—ã¾ã™ã€‚ â– æ¥å‹™è©³ç´°ï¼š ・仕様書をもã¨ã«RTL（VerilogHDALã¾ãŸã¯VHDL）ã®è¨è¨ˆãƒ»æ¤œè¨¼ ・FPGA（Xilinxã€Altera）ã¸å®Ÿè£…åŠã³è©•ä¾¡ ・プラント機器å‘ã‘è¨è¨ˆï¼ˆåˆ¶å¾¡ã€ç›£è¦–システムç‰ï¼‰ ・マイコン周り制御è¨è¨ˆ ・画åƒ...
Lugar:
Nagasaki | 13/02/2026 03:02:45 AM | Salario: S/. No Especificado
ターゲットã—ã¦ã¯ã€é€šä¿¡æ©Ÿå™¨ãªã©ã®åˆ†é‡ŽãŒå¤šã‚ã§ã™ã€‚ 顧客先ã¸ã®æ´¾é£å‹¤å‹™ãŒä¸å¿ƒã¨ãªã‚Šã¾ã™ãŒã€2ã‹æœˆã«ï¼‘回エンジニア部ã®ãƒŸãƒ¼ãƒ†ã‚£ãƒ³ã‚°ã®ãŸã‚本社ã«å‡ºç¤¾ã„ãŸã ã機会ãŒã”ã–ã„ã¾ã™ã€‚ ■使用ã™ã‚‹ä¸»ãªè¨€èªžï¼š Xilinxã€ALTERAã€Verilog-HDL ãªã©...
Lugar:
Saitama | 13/02/2026 03:02:34 AM | Salario: S/. No Especificado
, Synopsys-VCS ・解æžãƒ„ール Atrenta-Spyglass, Synopsys-Verdi ・論ç†åˆæˆ Synopsys-DesignCompiler ・FPGA Altera-Quartusâ…¡, Altera-Prime...
ンジニア部ã®ãƒŸãƒ¼ãƒ†ã‚£ãƒ³ã‚°ã®ãŸã‚本社ã«å‡ºç¤¾ã„ãŸã ã機会ãŒã”ã–ã„ã¾ã™ã€‚ ■使用ã™ã‚‹ä¸»ãªè¨€èªžï¼š Xilinxã€ALTERAã€Verilog-HDL ãªã© ■入社後ã«ã¤ã„ã¦ï¼š ã”入社後ã¯ç›´æŽ¥æ¡ˆä»¶ã«å…¥ã£ã¦ã„ãŸã ã予定ã§ã™ã€‚期間ã¯æ¡ˆä»¶ã«ã‚ˆã£ã¦ç•°ãªã‚Šã¾ã™ã€‚ â– é…属部署： é…属先ã¯ã‚¨ãƒ³ã‚¸ãƒ‹ã‚¢éƒ¨ã§ã™ã€‚回路è¨è¨ˆã¯2å...