Senior Verification Engineer
in SystemVerilog and UVM Knowledge of scripting languages (Python, Perl, Bash, TCL) and regression tools Experience with simulation...
in SystemVerilog and UVM Knowledge of scripting languages (Python, Perl, Bash, TCL) and regression tools Experience with simulation...
SystemVerilog and Verilog. Strong scripting skills (Shell, Tcl, Python3). Hands-on experience with Tessent and SSN methods...
トパターン生成、タイミング設定、測定条件の最適化に関する一般的な知識 スクリプト言語(Python/Perl/TCLなど)を用いた測定結果のまとめ経験 LSI設計情報(仕様書など)をもとにテスト仕様を策定できる能力 歩留...
結果の取りまとめおよびドキュメント作成 ■使用ツール ・開発言語:Verilog、MATLAB/Simulink ・開発ツール:Quartus、Modelsim、HDL Coder ・スクリプト:Shell、Tcl ・その他:Linux環境(想定)、バー...
、PrimePower、TCL 【出社予定日数】 月12〜20日 ■職場について 【喫煙環境】禁煙(敷地内/屋内) ■職種 設計(電気) ■業種 システム・ネットワークインテグレーター/ソフトハウス ■お仕事No...
支援ツール活用 Virtuoso、Calibre、Spice、Perl、Tcl などのツールを駆使して設計・検証を効率的に進めます。 ※業務内容の変更範囲:会社の定める業務の範囲 勤務時間・休日 9:00:00~18:00:00 【勤務地補足】 ■新大...
およびチップ単体のタイミング制約(SDC)の設計および作成 ・PrimeTimeやTempusなどのSTA(Static Timing Analysis)ツールを用いたタイミング検証 ・仕様書を基にしたSDCの作成 ・TCLスク...リプトを使用した作業効率化のためのスクリプト作成 ・PerlやC言語を用いた作業効率化のためのスクリプト作成 ・チームメンバーとの良好なコミュニケーションを図り、自立して業務を遂行 ■使用ツール: ・STAツール:PrimeTime、Tempus ・スクリプト言語:TCL、Perl、C...
ジメントの経験 ・英語による技術資料の作成 ・ASIC開発プロセス全体の理解 【歓迎する経験・キャリアや資格・言語】 ・ハードウェア記述言語(VerilogHDL/SystemVerilogなど)による設計経験 ・スクリプト言語(Python、Tcl...
トウエア)、各種開発環境構築(ハード/ソフトウエア)) 【開発ツール】 プログラミング言語(C/C++/Python/tcl 等) RTL(Verilog/VHDL),System-C SoC開発のためのEDAツール全般 【魅力・やり...
グラミング言語(C/C++/Python/tcl 等) RTL(Verilog/VHDL),System-C SoC開発のためのEDAツール全般 【魅力・やりがい】 お客様に最新のサービスを最速で届けるSDVを実現するために必要な、”AIを省...