ル使用経験： SystemVerilog/Verilog-HDL/VHDL SVA/PSL/UVM Xcelium/VCS/JasperGold/Spyglass DesignCompiler/Formality/Vivado OrCAD/CR5000 開発...
Lugar:
Miyagi | 25/02/2026 03:02:56 AM | Salario: S/. No Especificado
ル使用経験： SystemVerilog/Verilog-HDL/VHDL SVA/PSL/UVM Xcelium/VCS/JasperGold/Spyglass DesignCompiler/Formality/Vivado OrCAD/CR5000 開発...
Lugar:
Kanagawa | 25/02/2026 03:02:14 AM | Salario: S/. No Especificado
端ã®æŠ€è¡“ã«è§¦ã‚ŒãªãŒã‚‰å“質å‘上ã«è²¢çŒ®ã§ãる環境ãŒã‚ã‚Šã¾ã™ã€‚ ã€æ¥å‹™å†…容】 ・RTLã‚’ç†è§£ã—ã€SystemVerilog Assertions (SVA) ã«ã‚ˆã‚‹æ¤œè¨¼ã‚’実施 ・VCS / Questa / Xcelium ãªã©ã®è«–ç†ã‚·ãƒŸãƒ¥ãƒ¬ãƒ¼ã‚¿æ“作 ・検証計画ã®ç«‹æ¡ˆã€ãƒ†ã‚¹ãƒˆãƒ™ãƒ³ãƒæ§‹ç¯‰ã€çµæžœ...
æ¡ä»¶ï¼ž â– å¿…é ˆæ¡ä»¶ï¼š ・RTLè¨è¨ˆ â– æ“è¿Žæ¡ä»¶ï¼š ・SystemVerilogアサーション（SVA）...
Lugar:
Tokyo | 07/02/2026 03:02:03 AM | Salario: S/. No Especificado
体è¨è¨ˆã®æ¤œè¨¼ã«ç‰¹åŒ–ã—ãŸä¼æ¥ã«ã¦ã”å°±æ¥ã„ãŸã ãã¾ã™ã€‚ 大手åŠå°Žä½“メーカーã¨ã®å–引を通ã˜ã€æœ€å…ˆç«¯ã®æŠ€è¡“ã«è§¦ã‚ŒãªãŒã‚‰å“質å‘上ã«è²¢çŒ®ã§ãる環境ãŒã‚ã‚Šã¾ã™ã€‚ ã€æ¥å‹™å†…容】 ・RTLã‚’ç†è§£ã—ã€SystemVerilog Assertions (SVA) ã«ã‚ˆã‚‹æ¤œè¨¼ã‚’実施 ・VCS / Questa...ã”経験をãŠæŒã¡ã®æ–¹ã‚’æ“è¿Žã„ãŸã—ã¾ã™ ・SystemVerilogAssertions(SVA)ã«ã‚ˆã‚‹æ¤œè¨¼çµŒé¨“ ・VCS/Questa/Xceliumãªã©ã®è«–ç†ã‚·ãƒŸãƒ¥ãƒ¬ãƒ¼ã‚¿æ“作経験...
Lugar:
Kanagawa | 07/02/2026 03:02:45 AM | Salario: S/. No Especificado
ãªã©ï¼‰ ï¼»å¿œå‹Ÿè³‡æ ¼ï¼½ å¦æ´ä¸å• ï¼œå¿œå‹Ÿè³‡æ ¼/応募æ¡ä»¶ï¼ž â– å¿…é ˆæ¡ä»¶ï¼š ・è¨è¨ˆ(5年以上) RTLè¨è¨ˆï¼éžåŒæœŸè¨è¨ˆï¼è«–ç†åˆæˆ ・検証 Direct検証(5年以上)ï¼ãƒ©ãƒ³ãƒ€ãƒ 検証(2年以上)ï¼Formal検証(2年以上)ï¼SVA(2年以...
Lugar:
Kanagawa | 03/02/2026 03:02:25 AM | Salario: S/. No Especificado
ã®ã”経験をãŠæŒã¡ã®æ–¹ SVA(Assertion)ã¨æ¤œè¨¼é …ç›®ã®ä½œæˆçµŒé¨“ã‚’ãŠæŒã¡ã®æ–¹ è¦æ ¼ï¼šPCI-Express(Gen3)ã®é–‹ç™ºçµŒé¨“ã‚’ãŠæŒã¡ã®æ–¹ Ethernet(IEEE802.3)ã®é–‹ç™ºçµŒé¨“ã‚’ãŠæŒã¡ã®æ–¹...
Lugar:
Kanagawa | 30/01/2026 03:01:16 AM | Salario: S/. No Especificado