設計 Cadence (Composer、Spectre、ADE-XL)、Synopsys (HSPICE、Star-RC、CustomSIM)、Silvaco (SmartSpice) ・レイアウト設計 Virtuso-XL、α-SX、SX9000...
設計 Cadence (Composer、Spectre、ADE-XL)、Synopsys (HSPICE、Star-RC、CustomSIM)、Silvaco (SmartSpice) ・レイアウト設計 Virtuso-XL、α-SX、SX9000...
条件は職務内容欄に記載しています。 ・論理合成やタイミング設計などの実務経験（3年以上） ・機能安全に関する知識 ・アナログ・デジタル混載半導体回路設計の知識 ・Synopsys社（TestMAXシリーズ、Design Compiler）EDAツー...
合成やタイミング設計などの実務経験（3年以上） ・機能安全に関する知識 ・アナログ・デジタル混載半導体回路設計の知識 ・Synopsys社（IC Compiler、Design Compiler、PrimeTime）EDAツールの使用経験 ・Mentor社...
) ６．検証エンジニア（全体検証環境の仕様/モデル構築、・検証環境仕様書作成・検証実作業チップ検証環境の構築と管理、 設計支援、検証項目の設計、Linux Verilog-HDL、SystemVerilog、Synopsys-VMM...
条件： Synopsys社製ツールの使用経験者 【勤務時間】 ＜勤務時間＞ 8:30～17:30 （所定労働時間：8時間0分） 休憩時間：60分 時間外労働有無：有 【待遇・福利厚生】 通勤手当、家族手当、住宅手当、寮社宅、健康保険、厚生...
を見据えた デジタルIC設計フロー構築・最適化 ＊Cadence／Synopsysを横断した EDAフローに関われる ＊PPA（性能・消費電力・面積） を軸にした設計条件検討 ＊設計者・顧客と並走しながら フローを作り込む立ち位置 ＊年間...化を行うポジションです。 ＜具体的には＞ ＊ロジック設計～配置配線までの設計フロー構築・検証 ＊合成条件、配置配線条件の検討・チューニング ＊タイミング・消費電力・面積（PPA）の評価・最適化 ＊Cadence／Synopsysツー...
内容： 今回お任せするお仕事は、大規模SoC内の各BlockおよびChip単体のSDC作成、STA（静的タイミング解析）業務です。 ■業務詳細： ・大規模SoC（System on Chip）内の各ブロックに対するSDC（Synopsys...
体回路設計の知識・Synopsys社EDAツールの使用経験・論理合成やタイミング設計などの実務経験 【勤務時間】 ＜労働時間区分＞ フレックスタイム制 コアタイム：10:00～15:00 休憩時間：60分（12:00～13:00） 時間外労働有無：有...
ミング検証のいずれかの業務経験 ■歓迎条件： ・半導体回路設計の知識・Synopsys社EDAツールの使用経験・論理合成やタイミング設計などの実務経験...